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Eine neue Ära des Chipdesigns Aus der Not geboren

Für Ivo Bolsens, CTO von Xilinx, ist das Ende des Mooreschen Gesetzes alles andere als ein Desaster. Dass die Gewinne aus der Skalierung wegfallen, sieht er vielmehr als Chance, andere Trends voranzutreiben.

eli: Viele Halbleiterexperten behaupten, dass wir uns bereits in der Post-Moore-Ära befinden. Wie geht die Industrie damit um?

Bolsens: Auch wenn die Integrationsdichte elektronischer Schaltkreise die Halbleiterprozesstechnik an ihre Grenzen führt, ist die Industrie noch lange nicht bereit, auf Leistungssteigerungen zu verzichten. Es finden sich anderweitig Möglichkeiten, Chips zu verbessern. Will man Googles Director of Engineering Raymond Kurzweil glauben, liegt Gordon Moores Beobachtung ein längerfristiger technologischer Trend zugrunde – wie es das Gesetz der Accelerating Returns beschreibt. Es besagt, dass einer Technologie, die bis an ihre Grenzen ausgeschöpft wurde, eine neue und bessere folgt.

eli: Welche Technologie wird das Ihrer Ansicht nach sein?

Bolsens: Zurzeit entstehen ganz neue Ansätze, wie die Multichip-3D-Integration: Man hat das Bestmögliche aus jedem Quadratmillimeter Chipfläche herausgeholt, jetzt geht es weiter in die dritte Dimension. Mit neuen Technologien wie Storage-Class Memory lassen sich ebenfalls Gewinne erzielen. Außerdem ist man bestrebt, die physikalische Grenze der Übertragungsgeschwindigkeit konventioneller IO-Schaltungen zu durchbrechen, die etwa 100 Gigabit je Sekunde und Meter beträgt. Um die Multichipkonnektivität zu verbessern und den Energiebedarf zu verringern, kommen immer häufiger photonische integrierte Schaltungen zum Einsatz.

eli: Die Chiphersteller können somit auch in der Post-Moore-Ära optimistisch in die Zukunft blicken?

Bolsens: In der Moore-Ära haben sich viele Unternehmen auf den Gewinnen ausgeruht, die jeder neue Prozessknoten mit sich gebracht hat. Jetzt setzt sich die Skalierung noch immer fort, nur eben langsamer. Und es gibt einen stärkeren Anreiz, andere Trends voranzutreiben. Halbleiterhersteller, die diese Trends konsequent verfolgen, werden auch weiterhin erfolgreich sein.

eli: Was zeichnet also die Post-Moore-Ära aus?

Bolsens: Die Turing-Award-Gewinner 2017 John Hennessy und David Patterson, Professoren der Stanford beziehungsweise Berkeley University, nennen es das goldene Zeitalter für Computerarchitekturen. Eine der wichtigsten Entwicklungen auf diesem Gebiet ist die domänenspezifische Optimierung. Dabei kann ich auf das Beispiel der Xilinx AI Engine verweisen, eine Funktion der Versal ACAP (mehr dazu im Online-Service, Anmerkung der Redaktion), die im Oktober 2018 auf den Markt kam. Der Zeitpunkt ist kein Zufall: So ein Produkt hätte Xilinx vor ein paar Jahren nicht entwickelt, als Leistungssteigerungen anderswo leichter zu erreichen waren.

eli: Wie stark macht sich dieser Wandel bei Xilinx bemerkbar?

Bolsens: Xilinx hat sich generell nach und nach neu ausgerichtet. Früher waren unsere Kunden ASIC-Designer, die kürzere Entwicklungszyklen und niedrigere Engineering-Kosten anstrebten, sowie EDA-Softwareentwickler. Heute adressieren wir immer mehr Informatiker und Data Scientists, die aus programmierbaren Bausteinen die maximale Leistung herausholen wollen, ohne die Low-Level-Architektur kennen zu müssen. Wir haben dafür beispielsweise PYNQ – Python-on-Zynq – entwickelt (mehr dazu im Produktkasten, Anmerkung der Redaktion).

eli: Sie haben die 3D-Integration als Beispiel für eine Leistungssteigerung auf der Bau­teil­ebene genannt. Welche Strategien sind sonst noch erfolgversprechend?

Bolsens: Es stimmt, längst dreht sich nicht mehr alles um die Prozessorleistung. Wie bereits erwähnt, konzentrieren sich Entwickler beispielsweise mehr auf die IO-Geschwindigkeiten. Vor allem die steigenden KI-Workloads erfordern es, schneller Daten in Beschleuniger, wie Versal-Chips, hinein oder aus ihnen hinaus zu bewegen. Das lässt sich zum Beispiel mit dem programmierbaren Network-on-Chip (NoC) von Versal und den optimierten Verbindungen zwischen verteilten Onchip-Speichern sowie Prozessoren umsetzen.

eli: Rechenzentren sind einer der Profiteure dieses Fortschritts.

Bolsens: Ja, sie dienen nicht mehr nur als Datenarchive, deren Inhalt bei Bedarf abgerufen wird. Um die Produktivität der Wirtschaft, die Energieeffizienz, die öffentliche Sicherheit und den Lebensstandard weiter zu steigern, setzt man auf Smart Factories, Smart Cities und smarte Infrastruktur. Damit kommen in den Rechenzentren riesige Datenströme an, die mit der bisherigen Architektur nicht zu bewältigen sind. Stattdessen müssen die Workloads auf unterschiedliche Ressourcen verteilt und effizient abgearbeitet werden.

eli: Es sind also heterogene Architekturen gefragt.

Bolsens: Rechenzentren bewegen sich weg von starren CPU-zentrierten Strukturen und hin zu Anpassungsfähigkeit und Konfigurierbarkeit. Diverse Ressourcen wie Speicher und Beschleuniger werden für den jeweiligen Workload optimiert. Die Performance errechnet sich nicht mehr anhand einer einzelnen Leistungszahl. Es geht nicht mehr nur um Tera-OPS. Andere Metriken wie Übertragungen pro Sekunde und Latenz treten in den Vordergrund, wenn die Echtzeitanforderungen steigen; autonome Fahrzeuge sind ein gutes Beispiel dafür – oder 5G. Xilinx hat sich intensiv den Problemen von 5G gewidmet. In vielen Fällen gehen die Lösungen über die Grenzen zwischen Cloud-, Edge- und Embedded-Plattformen hinaus. Und wie das IoT hängt auch 5G stark vom maschinellen Lernen ab.

eli: Stichwort Machine Learning – was muss sich dabei noch verbessern?

Bolsens: Diese Technologie steht erst am Anfang, und es fehlt noch an Verständnis, um ihr Potenzial vollständig auszuschöpfen. Üblicherweise realisiert man kommerzielle Machine-Learning-Anwendungen in zwei Phasen: Die erste umfasst die Datenerfassung, die Datenklassifizierung und das Training neuronaler Netzwerke; die zweite Phase ist die Inferenz. Diese Abfolge hat sich aber in der Praxis als umständlich erwiesen, die Klassifizierungen sind mühsam und erfordern enorme Ressourcen. Viele Anwender halten dies für inakzeptabel, sowohl bezüglich der Energieeffizienz als auch unter dem Gesichtspunkt der Markteinführungszeit betreffender Produkte. Hier zeichnet sich ein neuer Lösungsweg ab – der Übergang vom datenintensiven Training neuronaler Netze zum Reinforcement. Diese neue Form des Lernens setzt die beiden erwähnten Phasen gleichzeitig in einem einzigen Schritt um – und spart damit Zeit und Geld.

eli: Als eine der größten Herausforderungen gilt die Datensicherheit. Wie lassen sich denn Ihrer Meinung nach sensible Daten schützen?

Bolsens: Das Stichwort Datensicherheit bringt uns zu einem weiteren Technologietrend: der Blockchain. Ihre Relevanz wird meiner Ansicht nach sehr rasch zunehmen. Durch Projekte wie Open-Source-Hyperledger könnte sich die Blockchain-Technologie als eine geeignete Plattform für sichere Transaktionen über das Internet erweisen. Möglicherweise weist sie den Weg ins Trusted Internet, das Nutzer authentifiziert, ohne dass diese Daten übermitteln müssen.

eli: Was wird Xilinx zur Blockchain beitragen?

Bolsens: Die Produkte von Xilinx können helfen, die erforderliche Infrastruktur dafür aufzubauen. Beispielsweise lässt sich auf ein Alveo-Board ein Overlay aufsetzen, das als Knoten für das Trusted Internet dient. Ein transaktionsorientiertes SmartNIC würde dann die Verbindung zum Netzwerk herstellen. Da nur mit einem User-Chaincode ein Zugriff erfolgt, wären auch jegliche Fake News am Ende, weil die Herkunft einer Information eindeutig nachweisbar sein wird. Einige Jahre werden allerdings noch vergehen, bis die Technologie die nötige Reife erreicht.

Danke für das Gespräch.

Xilinx GmbH,
Willy-Brandt-Allee 4,
81929 München,
Tel. 089 930882110,
www.xilinx.com
Python-on-Zynq. PYNQ ist ein Open-Source-Projekt von Xilinx, das den Entwurf von Embedded-Systemen mit Zynq-SoC vereinfachen soll. Mit der Programmiersprache Python und den dazugehörigen Bibliotheken können Designer die Vorteile von programmierbarer Logik und Mikroprozessoren in Zynq nutzen.
Das PYNQ-Z1-Board integriert das ZYNQ-SoC XC7Z020-1CLG400C mit Dual-Arm-Cortex-A9-MPCore, 32 KByte pro Prozessor L1-Cache, 512 KByte Unified L2-Cache und 256 KByte Onchip-Memory. Als Schnittstellen stehen jeweils zweimal UART, CAN 2.0B, I²C und SPI sowie vier 32-Byte-GPIOs zur Verfügung. Das Board unterstützt USB 2.0 OTG, Tri-Mode-Gigabit-Ethernet und SD/SDIO-Onchip-Peripherie.
Jede der 13 300 Logikeinheiten verfügt über vier Sechs-Input-LUTs und acht Flipflops. Alle vier Taktmanagement-Tiles sind als PLL ausgeführt. Die interne Taktung liegt bei über 450 MHz. Außerdem sind 220 DSP-Einheiten vorgesehen.
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