Emulatoren, Debugger -

Mit Matlab/Simulink FPGA-Designs verifizieren

Die Toolbox HDL Verifier R2019b von Mathworks unterstützt nun die Universal Verification Methodology und erleichtert damit die Verifikation von FPGA- und ASIC-Entwürfen. Aus Simulink-Modellen erstellt das Programm automatisch UVM-Komponenten, etwa Sequenzen oder Scoreboards. Damit sparen Verifikationsingenieure Zeit bei der Entwicklung von RTL-Testumgebungen, die sich in SystemVerilog-DPI-Simulatoren wie Incisive und Xcelium von Cadence oder ModelSim und Questa von Mentor Graphics ausführen lassen.

System-Testbenches in Matlab oder Simulink können HDL-Implementierungen auf FPGA-Boards testen, indem sie den Lese- oder Schreibzugriff auf die AXI-Register ermöglichen und mithilfe eines IP-Cores von Mathworks Signal- sowie Bilddateien mit dem Arbeitsspeicher austauschen. HDL Verifier erfasst die Hochgeschwindigkeitssignale und lädt sie in Matlab zur Anzeige oder weiteren Aufbereitung und Analyse. Die Verbindung zwischen dem Hostcomputer und Platinen von Xilinx, Intel oder Microsemi erfolgt automatisch über Ethernet, JTAG oder PCI Express.

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